Merge pull request #24 from quantumxiaol/CPU_Liu

8'd58

Author: quantumxiaol

README.md

@@ -41,11 +41,14 @@ Dec 11 Liu  添加了/lib/decoder_2_4
 
 Dec 26 Liu  添加了缺失的逻辑运算指令的实现
             添加Stall，多过了1条指令。
-            验证跳转指令，修改sel_alu_src，在验证8'd36中出现环路，模拟无法停止，
+
+Dec 27 Liu  验证跳转指令，修改sel_alu_src，在验证8'd36中出现环路，模拟无法停止，
             猜测代码因为逻辑环路导致某个寄存器的值在一个时钟周期内反复横跳无法仿真，
             或者是一些奇奇怪怪的写回情况会导致仿真程序一直运行下去。
 
-Dec 26 Liu  添加hi lo寄存器 hi_lo_reg.v，
+Dec 27 Liu  添加hi lo寄存器 hi_lo_reg.v，
             数据移动指令（mfhi，mflo，mthi，mtlo）,
-            完善除法、乘法。
+            完善除法。到达8'd45。
+
+            完善乘法。到达8'd58。
 

Sample/EX.v

@@ -235,16 +235,16 @@ module EX(
 
     assign mul_signed = inst_mult;
 
-    reg [31:0] mul_ina;
-    reg [31:0] mul_inb;
+    // reg [31:0] mul_ina;
+    // reg [31:0] mul_inb;
 
 
     mul u_mul(
     	.clk        (clk            ),
         .resetn     (~rst           ),
         .mul_signed (mul_signed     ),
-        .ina        (mul_ina        ), // 乘法源操作数1
-        .inb        (mul_inb        ), // 乘法源操作数2
+        .ina        (rf_rdata1        ), // 乘法源操作数1
+        .inb        (rf_rdata2        ), // 乘法源操作数2
         .result     (mul_result     ) // 乘法结果 64bit
     );
 

Sample/ID.v

@@ -26,9 +26,10 @@ module ID(
     input wire [`EX_TO_RF_WD-1:0] ex_to_rf_bus,
 // 
     input wire [`MEM_TO_RF_WD-1:0] mem_to_rf_bus,
-
-    output wire [71:0] id_hi_lo_bus,
+    
     input wire [65:0] ex_hi_lo_bus,
+    output wire [71:0] id_hi_lo_bus,
+
 
     output wire [`LoadBus-1:0] id_load_bus,
     output wire [`SaveBus-1:0] id_save_bus,
@@ -153,7 +154,14 @@ module ID(
         .rdata2 (rdata2 ),
         .we     (wb_rf_we     ),
         .waddr  (wb_rf_waddr  ),
-        .wdata  (wb_rf_wdata  )
+        .wdata  (wb_rf_wdata  )//,
+        // .hi_we    (hi_we      ),
+        // .lo_we    (lo_we      ),
+        // .hi_wdata (hi_wdata   ),
+        // .lo_wdata (lo_wdata   ),
+        // .hi_rdata (hi_rdata   ),
+        // .lo_rdata (lo_rdata   )
+
     );
 
     wire [31:0] hi, hi_rdata;
@@ -171,9 +179,9 @@ module ID(
     } = ex_hi_lo_bus;
 
     hi_lo_reg u_hi_lo_reg(
-        .clk    (clk    ),
-        .hi_we  (hi_we        ),
-        .lo_we  (lo_we        ),
+        .clk      (clk        ),
+        .hi_we    (hi_we      ),
+        .lo_we    (lo_we      ),
         .hi_wdata (hi_wdata   ),
         .lo_wdata (lo_wdata   ),
         .hi_rdata (hi_rdata   ),
@@ -219,10 +227,10 @@ module ID(
     wire inst_sltiu;// 将寄存器 rs 的值与有符号扩展至 32 位的立即数 imm 进行无符号数比较，
                     // 如果寄存器 rs 中的值小，则寄存器 rt 置 1；否则寄存器 rt 置 0。
 
-    wire inst_mult;
-    wire inst_multu;
-    wire inst_div;
-    wire inst_divu;
+    wire inst_mult;     // 有符号乘法，寄存器 rs 的值乘以寄存器 rt 的值，乘积的低半部分和高半部分分别写入 LO 寄存器和 HI 寄存器。
+    wire inst_multu;    // 无符号乘法，寄存器 rs 的值乘以寄存器 rt 的值，乘积的低半部分和高半部分分别写入 LO 寄存器和 HI 寄存器。
+    wire inst_div;      // 有符号除法，寄存器 rs 的值除以寄存器 rt 的值，商写入 LO 寄存器中，余数写入 HI 寄存器中。
+    wire inst_divu;     // 无符号除法，寄存器 rs 的值除以寄存器 rt 的值，商写入 LO 寄存器中，余数写入 HI 寄存器中。
 
 
 

Sample/MEM.v

@@ -106,6 +106,7 @@ module MEM(
     assign rf_wdata = sel_rf_res & data_ram_en ? mem_result : ex_result;
 
     assign mem_to_wb_bus = {
+        
         mem_pc,     // 69:38
         rf_we,      // 37
         rf_waddr,   // 36:32

Sample/lib/regfile.v

@@ -10,12 +10,12 @@ module regfile(
     input wire [4:0] waddr,
     input wire [31:0] wdata
 );
-    reg [31:0] reg_array [31:0];
+    reg [31:0] reg_array [31:0];  
     // write
     always @ (posedge clk) begin
         if (we && waddr!=5'b0) begin
             reg_array[waddr] <= wdata;
-        end
+        end 
     end
 
     // read out 1